AMDのEPYC Veniceは2nm初のサーバーチップ——256コアと毎秒1.6TBのメモリ帯域を実現

半導体業界はある閾値を超えた。AMDはAdvancing AI 2026イベントで、第6世代サーバーCPUラインであるEPYC Venice——Zen 6アーキテクチャ搭載——がTSMCの2nmプロセスノードで量産開始されたと発表した。2nmプロセスで出荷されたハイパフォーマンスコンピューティングチップはこれまでになく、Veniceが初となる。

ヘッドライン構成は256コア、512スレッドで、8つのCore Complex Dieにそれぞれ32のZen 6コアを搭載する——これは従来のCCD設計と比較して33%のコア密度向上となる。プラットフォームは新たなSP7ソケットを採用し、16メモリチャネルにより総帯域幅は1.6TB/sに達する。これは前世代のTurinの614GB/sの約3倍に相当する。PCIe Gen 6（64Gbps）と第5世代Infinity Fabricが相互接続スタックを完成させる。

TSMCの2nmノードはFinFETからGAA（ゲートオールアラウンド）ナノシートトランジスタへの移行を実現——これは構造的な変更であり、TSMCの評価では同じ電力消費で10～15%の性能向上、または同等性能で25～30%の消費電力削減、さらに15%のトランジスタ密度向上をもたらす。AMD自身のベンチマーク主張では、TurinのZen 5コアと比較してCPUスループットが70%向上している。AI推論ワークロードにおいて、AMDは256コア層でNVIDIAの競合プラットフォームVeraと比較して2.2倍のスループットを実現するとしている。

Veniceは4つの製品ラインで出荷される。フラッグシップのEPYC 9006 SP7は256コアのAgentic AI向けパーツで、5GHzブースト、128レーンのPCIe Gen6を搭載。EPYC 9006X SP7は最大96コアだが、5.15GHz動作、コアあたりのL3キャッシュが3倍で、レイテンシが生の並列性よりも重要なHPCやシミュレーションワークロードを対象とする。SP8ラインはエッジおよび省電力環境向けで、8～128コアをカバー。4番目のSKUであるEPYC 9006 LP VeranoはLPDDR5Xメモリと112GbpsのCPU-GPU帯域幅を備え、ラックスケールのAIシャーシ向けである。

フラッグシップSKU全体のL3キャッシュは3D V-Cacheにより1,152MBに達する——この数値は、DRAMに戻らずにオンダイで保持できるAIモデル層にとって重要となる。AMDはVeniceのいずれのバリアントの価格も開示していない。クラウドプロバイダーとOEMは個別に提供開始時期を発表する見込みで、複数の主要ハイパースケーラーがすでに初期顧客として確認されている。

競合環境も重要だ。Intelの次世代Granite Rapids-Dは依然としてIntel 18A上にあり、このような製品に必要な規模での歩留まり量産にはまだ数ヶ月を要する。NVIDIAが自社CPUシリコンであるVeraおよびGraceへとシフトしていることは、GPUベンダーがCPUソケットにおいて直接の競合相手となることを意味する。Veniceは、これらの代替品が同等の生産規模に達する前に投入される。これは歴史的に、今後12～18か月のクラウド調達サイクルでの勝利率につながる。

AIワークロードの運用者にとって、メモリ帯域幅の数値が最も即座に関係する。大規模なトレーニングと推論は主に帯域幅に制約される処理であり、ラックノードあたりの実効帯域幅が倍増すれば、トークンあたりのコスト計算に測定可能な変化が生じる。CPUのボトルネックを補うために大規模なGPUリザベーションを保持してきたクラウド事業者には、今や代替の道が開かれた。この計算は、次の2回の調達シーズンの中で整理されていくことになる。

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