IBMが0.7nmチップの動作を実証。量産工場はまだ存在しない

IBMのニューヨーク州アルバニー研究所が、0.7ナノメートルという寸法で動作チップを製作した。多くのエンジニアが今後10年では到達困難と考えていた1nmの壁を下回る数値だ。チップは爪ほどの面積に約1,000億個のトランジスタを搭載している。研究室での実証は本物だ。しかし大規模な商業生産には少なくとも5年を要する。

このアーキテクチャは「nanostack（ナノスタック）」と呼ばれ、トランジスタを1枚の平坦な層ではなく、2つの垂直な層に配置することで実現される。各層は厚さ15原子の3枚のナノシートで構成され、層同士は整列させずにずらして配置される。このオフセットが、層間の電気接続の配線を簡素化し、設計を量産規模で非実用的にしかねない欠陥率を低減する鍵となっている。今年、量産で最先端の商業基準であるTSMCの2nmプロセスは、1層のフラット・ナノシート設計を採用している。IBMはそこに2階を追加した。

2021年のIBM 2nmチップとの性能差は顕著だ。同じ電力消費で50%多い演算能力、あるいは同じ負荷で70%の省エネルギーを達成できる。SRAMの密度は40%向上する。2025年に合計で約3,000億ドルの計算インフラを費やしたAIデータセンター事業者にとって、70%の効率向上は抽象的な数字ではない。データセンター建設の経済学を一変させ、AI推論の支配的な運用コストとなっている電気代を削減するものだ。TSMCや日本のRapidusも次世代プロセスを争っており、この成果が商業化に向けた技術競争を加速させる可能性がある。

IBMはnanostack製造に必要なプロセスツールの開発においてLam Research、東京エレクトロン、SCREEN、ASMLと協力した。いずれの企業も量産スケジュールを発表していない。IBMの自社ロードマップは早くとも5年後の商業採用を想定しているが、MIT Technology Reviewの分析は広範な展開まで10年かかるとみている。この差の理由は工学的なものだ。トランジスタの垂直積層は故障モードを増やし、熱バジェットも厳しい。第2層の形成過程はすべて400℃以下に保たなければならず、それを超えると第1層で形成済みの接続部が劣化する。研究規模ではこの制約は管理可能だが、年間数十億個のチップを生産する工場規模では、研究成果が製品になれるかどうかを左右する決定的な制約となる。

nanostackが示すのは、トランジスタ密度がまだ倍増できるという事実だ。「ムーアの法則は物理的限界に達したのか」という半導体業界の長年の問いに対する答えは「まだだ」ということになる。前進の道は垂直方向にある。IBMの半導体ロードマップは、nanostackベースのアーキテクチャによって少なくとも10年分のさらなるスケーリングを見込んでいる。この密度での最初の商業チップは2031年以降になる見通しだ。

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